广发证券研究报告指出，“内存墙”问题正成为AI大模型训练的核心瓶颈之一。Transformer类模型运算量约每两年翻750倍，而受摩尔定律驱动的内存硬件大小平均每两年仅翻2倍，算力和带宽能力之间的差距持续扩大。CXL（Compute Express Link）作为解决内存瓶颈的主流协议，历经1.0、2.0、3.0三代发展，正从内存扩展向内存共享演进。Astera Labs Leo系列和澜起科技MXC芯片均已布局CXL内存控制器，有望受益于CXL渗透率提升。
“内存墙”：大模型时代的核心瓶颈
“内存墙”指内存性能提升速度远低于处理器性能提升速度，导致处理器在等待数据读写时出现空闲，无法充分发挥计算能力。增加处理器核数和增加内存通道数两种传统方法均存在边际效益递减——核心数超过一定数量后因内存带宽不足导致额外核心效益降低；增加内存通道数则受限于CPU成本和功耗、主板设计限制。
在大模型训练时代，这一矛盾更加尖锐。Transformer类模型的运算量约每两年增长750倍，而内存硬件容量受摩尔定律影响仅每两年翻2倍。AI硬件的内存容量和带宽仍为每年低个位数倍数增长，差距越来越大。这意味着即使增加GPU数量和算力，若内存带宽和容量无法匹配，训练效率将受到严重制约。
CXL协议演进：从内存扩展到内存共享
为化解“内存墙”，IBM、AMD、Intel等厂商相继推出过CAPI、GenZ、CCIX等技术协议，但因生态和标准定义问题相继退出。目前仅剩的主流协议为NVLink（NVIDIA主导）和CXL（Intel牵头的联盟）。CXL联盟于2019年发布CXL 1.0，2020年发布CXL 2.0（新增Switching、内存池化、IDE），2022年发布CXL 3.0（增强内存一致性、内存共享、Fabric网络能力）。
CXL定义了三种设备类型：Type 1（智能NIC等无内存加速器）、Type 2（GPU/FPGA等带内存加速器）、Type 3（内存扩展和池化缓冲器）。CXL 2.0引入的内存池化允许服务器按需动态分配内存资源，提高内存利用率；CXL 3.0更进一步支持多设备Fabric互联和内存共享。Astera Labs和澜起科技在CXL 1.1/2.0兼容产品上已有布局，CXL 3.0产品将面向更高性能的AI服务器场景。
CXL内存控制器市场格局与前景
Astera Labs Leo系列是公司的CXL内存控制器产品线，通过支持内存扩展和池化消除带宽/容量瓶颈，适用于CXL 1.1/2.0处理器（最高x16 PCIe 5.0通道），使用多个DDR5通道将内存容量提高至2TB。目前收入主要来自客户购买预产品用于开发CXL平台，预计2025年随下一代服务器CPU更新周期推动量产。
国内澜起科技于2022年5月发布全球首款CXL内存扩展控制器芯片（MXC），获三星电子采用，并成为全球首家进入CXL联盟合规供应商清单的MXC芯片厂家。CXL 2.0渗透率预计将在2025年随新一代CPU（Intel Emerald Rapids、AMD Turin）发布而加速，CXL 3.0则在2026-2027年贡献增量。
CXL市场前景取决于AI服务器对内存容量的刚性需求。万亿参数大模型训练需TB级内存容量，远超单台服务器DRAM插槽上限。CXL内存扩展可将内存容量扩大2-4倍，大幅缩短训练周期。预计2025-2027年CXL内存控制器将随AI服务器需求放量，成为继Retimer之后AI数据中心的又一核心芯片品类。
CXL各代标准功能对比| 功能特性 | CXL 1.0/1.1（2019） | CXL 2.0（2020） | CXL 3.0（2022） |
|---|
| 最大链路速率 | 32GT/s | 32GT/s | 64GT/s |
| Type 1/2/3设备 | ✓ | ✓ | ✓ |
| 内存池化 | | ✓ | ✓ |
| 多层交换 | | 单层 | 多层 |
| 内存共享 | | | ✓ |
| Fabric网络能力 | | | ✓ |
