华创证券在先进封装行业深度报告中指出，台积电CoWoS已成为AI算力芯片封装的主流方案。自2011年率先量产以来，CoWoS围绕封装尺寸、布线能力及集成密度持续迭代六代，中介层面积从775mm²扩至3400mm²，可搭载HBM从1颗增至12颗。本报告基于华创证券研报，梳理CoWoS的技术演进路径与台积电3DFabric平台布局。
CoWoS六代迭代——中介层面积扩大4倍，HBM容量提升12倍
CoWoS（Chip-on-Wafer-on-Substrate）是台积电最具代表性的2.5D/3D先进封装平台。其架构可分为两部分：CoW（Chip-on-Wafer）阶段将芯片堆叠于硅中介层上；WoS（Wafer-on-Substrate）阶段将完成堆叠的中介层整体封装到有机基板上。该技术利用硅通孔（TSV）与微凸块实现互连，将GPU、AI加速器等先进逻辑芯片与HBM模块紧密集成。
自2012年率先量产以来，CoWoS经历6代迭代，演进方向围绕扩大中介层尺寸与提升可集成HBM容量。2011年第一代CoWoS采用最大尺寸约775mm²（28mm×28mm）的硅中介层，最多搭载一颗HBM。第三代实现GPU逻辑芯片与HBM的首次组合封装。发展至2023年第六代，硅中介层尺寸已扩展至3400mm²（58mm×58mm），可在单封装内搭载多达12颗HBM。
然而，中介层面积的扩大也带来良率挑战：晶圆边缘的中介层更易出现缺陷，单片12英寸晶圆可切割出的合格中介层数量从第一代的91个降至第六代的21个。为解决这一瓶颈，台积电推出CoWoS-L和CoWoS-R版本。
CoWoS-S/R/L三版本并行——平衡性能、良率与成本
台积电CoWoS形成了CoWoS-S/R/L三个版本以满足不同需求。CoWoS-S采用单片硅中介层+TSV，但大尺寸单片硅中介层存在良率瓶颈。CoWoS-R以有机中介层+细间距RDL取代硅中介层，在HBM与逻辑芯片之间提供高速互连，RDL缓冲基板与中介层热膨胀不匹配引起的应力，提升可靠性与良率。CoWoS-L采用局部硅互连（LSI）+RDL中介层构成重组中介层，在保留硅通孔高速互连优势的同时减少大面积硅中介层带来的良率问题，并支持在逻辑芯片下方集成独立IPD（集成无源器件），具有更好S/PI性能。
CoWoS-L正成为当前主力方案，兼顾了CoWoS-S的高性能与CoWoS-R的良率优势，尤其适合大规模AI加速芯片的量产需求。
3DFabric平台——SoIC+InFO+CoWoS构建完整先进封装生态
台积电通过CoWoS、InFO、SoIC构建3DFabric平台，全面覆盖从移动终端到高性能计算的异构集成需求。InFO（Integrated Fan-out）是台积电2016年量产的晶圆级系统集成技术，InFO-PoP是业界首款3D晶圆级扇出封装方案，将移动应用处理器与DRAM直接堆叠集成，省去有机基板与C4凸块，使封装更薄、信号路径更短；InFO-oS面向高密度互连需求，采用2μm线宽/间距RDL，适用于5G网络设备与计算密集型任务。
SoIC（System on Integrated Chips）是台积电3DFabric的前端3D堆叠技术，也是业内首个高密度3D Chiplet堆叠方案。SoIC通过混合键合在芯片间构建直接互连界面，支持多层、多尺寸及多功能芯片的垂直集成。平台包括CoW（Chip-on-Wafer）与WoW（Wafer-on-Wafer）两种形态，适配逻辑、存储及异构芯粒的灵活组合。CoWoS凭借先发优势绑定NVIDIA等AI芯片客户，形成强客户粘性，成为当前AI加速芯片封装的主流方案。
表：台积电CoWoS六代迭代核心参数| 迭代 | 年份 | 硅中介层面积（mm²） | 可搭载HBM数量 | 单片晶圆可切割中介层数量 |
|---|
| Gen1 | 2011 | 775（28×28） | 1颗 | 91 |
| Gen2 | 2014 | 1150（34×34） | — | 61 |
| Gen3 | 2016 | 1150（34×35） | 4颗HBM | 61 |
| Gen4 | 2019 | 1700（41×41） | 6颗HBM2 | 42 |
| Gen5 | 2021 | 2500（50×50） | 9颗HBM2E | 28 |
| Gen6 | 2023 | 3400（58×58） | 12颗HBM3 | 21 |
