开源证券CPO深度报告分析，Nvidia、TSMC等龙头厂商正积极布局CPO技术。Nvidia CPO DWDM方案采用微环调制器阵列，原型机每根光纤速率达400Gbps（8通道×200G）；TSMC推出COUPE平台规划2025年1.6T、2026年6.4T、远期12.8T光引擎。ASIC带宽正进入每两年翻一番的快速增长阶段，预计2025年有望实现102.4T容量对应1.6T光口。CPO与OIO技术同源，AI集群Scaleout组网从2层向4层拓展，CPO方案迎来历史机遇期。
Nvidia领跑GPU端CPO布局，微环调制器方案持续迭代
Nvidia首席科学家Bill Dally在GTC2020介绍硅光及共封装研究，HOTI2023进一步展示CPO互联系统。其光互连系统中交换机卡和GPU卡均采用CPO器件，交换芯片周边布置6个光引擎，光信号通过尾纤导出经带状光纤连接至前面板MTP连接器。光源以DFB激光器为主，发射端采用微环阵列调制器（25-200G/s），接收端含光电二极管及TIA。光引擎通过硅基Interposer与交换芯片互联，PIC集成微环调制器、波导、耦合器，EIC置于PIC之上。早期原型机功率预算约3.5pJ/b，激光器占主要功耗。Nvidia原型机每根光纤速率400Gbps（8通道×200G），未来目标800Gbps和1.6Tbps。Nvidia已与Ayar Labs合作开发光I/O技术，Ayar Labs TeraPHY芯片通过8个光端口实现4Tbps双向吞吐量，每个光口256Gbps。
TSMC COUPE平台三阶段演进，推动光互连靠近处理器
TSMC在2024年北美技术研讨会披露3D光学引擎路线图。COUPE平台采用SoIC-X封装将EIC堆叠在PIC上，在模对模接口实现最低阻抗和最高能效。三阶段规划：2025年第一代COUPE集成到1.6Tbps OSFP可插拔设备，两倍于当前铜基以太网最高速率；2026年第二代集成到CoWoS封装实现6.4Tbps主板级光学互连，功耗和延迟分别为第一代50%以下和10%以下；第三代集成到处理器封装，在CoWoS Interposer上运行目标12.8Tbps。TSMC与Ansys、Synopsys、Cadence合作开发硅光子集成系统能力，计划与Broadcom、Nvidia等客户共同开发硅光子技术，制程从45nm延伸到7nm。
ASIC带宽加速迭代，CPO与可插拔方案长期共存
AI加速交换机带宽发展。据Cisco数据，2010-2022年全球数据中心网络交换带宽提升80倍，交换芯片功耗增加约8倍、光模块功耗增加26倍。2023年AI使互联速度提升速度倍增，数据中心交换芯片进入每两年翻一番阶段，预计2025年实现102.4T容量、对应1.6T光口。AI集群从Scaleup和Scaleout两个维度拓展算力，Scaleout推动组网架构从2层向3层、4层拓展。CPO方案虽优势显著，但目前处于产业化初期，受集成光学组件市场接受度、标准和制造能力限制。可插拔方案供应链成熟，且新光学技术（硅光、薄膜铌酸锂、钛酸钡）可帮助实现低功耗而不改变网络系统设计。CPO与可插拔方案有望在较长时间共存，但CPO在超大规模云运营商场景中的渗透率将持续提升。
TSMC COUPE平台发展路线图| 阶段 | 时间 | 传输速率 | 集成方式 | 功耗/延迟 |
|---|
| 第一代 | 2025年 | 1.6Tbps | OSFP可插拔设备 | 基准 |
| 第二代 | 2026年 | 6.4Tbps | CoWoS封装 | 功耗＜50%，延迟＜10% |
| 第三代 | 远期 | 12.8Tbps | 处理器封装（CoWoS Interposer） | 进一步优化 |
